内容简介

全书详尽介绍了uvm的factory机制、sequence机制、phase机制、objection机制及寄存器模型等的使用。

此外，本书还试图引导读者思考uvm为什么要引入这些机制，从而使读者知其然，更知其所以然。

全书内容力求简单易懂，尽量将uvm中的概念与读者已有的概念联系起来。

在第11章还专门介绍了ovm与uvm的区别，为那些从ovm迁移到uvm的用户提供很大帮助。

本书主要面向uvm的初学者及想对uvm追根寻底的中级用户。

针对没有面向对象编程基础的用户，本书在附录中简要介绍了面向对象的概念及systemverilog中区别于其他编程语言的一些特殊语法。